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Imec与Cadence成功流片首款3nm测试芯片

2018-03-02 13:49:29   来源:单片机与嵌入式系统应用   浏览: 273 次

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  imec与楷登电子联合宣布,得益于双方的长期深入合作,业界首款 3nm 测试芯片成功流片。该项目采用极紫外光刻(EUV)技术,193 浸没式(193i)光刻技术设计规则,以及Cadence®Innovus设计实现系统和Genus综合解决方案,旨在实现更为先进的 3nm 芯片设计。Imec 为测试芯片选择了业界通用的64-bit CPU,并采用定制 3nm 标准单元库及 TRIM 金属的流程,将绕线的中心间距缩短至 21nm。Cadence 与 imec 携手助力 3nm 制程工艺流程的完整验证,为新一代设计创新保驾护航。

  Cadence Innovus 设计实现系统是大规模的并行物理实现系统,帮助工程师交付高质量设计,在满足功耗、性能和面积(PPA)目标的同时缩短产品上市时间。Cadence Genus 综合解决方案是新一代高容量 RTL 综合及物理综合引擎,满足最新 FinFET 工艺的节点需求,并将 RTL 设计效率提高达 10 倍。如需了解 Innovus 设计实现系统的更多内容,请访问 www.cadence.com/go/innovus3nm;如需了解 Genus 综合解决方案的更多内容,请访问www.cadence.com/go/genus3nm。

  项目期间,EUV 技术及 193i 光刻规则皆经过测试,以满足所需分辨率;并在两种不同的图案化假设下比较了 PPA 目标。如需了解有关 EUV 技术及 193i 技术的更多内容,请访问https://www.imec-int.com/en/articles/imec-presents-patterning-solutions-for-n5-equivalent-metal-layers。

  “随着芯片制程工艺深入到 3nm 节点,互连参数显得愈加关键,“imec 半导体技术与系统事业部执行副总裁 An Steegan 表示。”我们在测试芯片上投入了大量精力,助力互连参数的可测量和优化,以及 3nm 制程工艺的验证。同时,Cadence 数字解决方案也让 3nm 工艺的实现万事俱备。Cadence 完美集成的工作流让该解决方案的采纳更加简单,帮助我们的工程设计团队在开发 3nm 规则集的时候保持高效。”

  “imec领先的基础设施让生产前创新领先于业界需求成为可能,是 EDA 行业的关键合作伙伴,“ Cadence 公司全球副总裁兼数字与签核事业部总经理Chin-chi Teng博士表示。“我们与 imec 的合作在 2015 年成功流片业界首款 5nm 芯片的基础上继续深化,此次 3nm 测试芯片的成功流片标志着全新的里程碑,继续引领未来先进节点移动设计领域的变革。”


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